《VerilogHLD数字系统设计与验证》是2009年电子工业出版社出版的图书，作者是乔庐峰。
基本介绍
- 书名：Verilog HLD 数字系统设计与验证
- 作者：乔庐峰
- ISBN：9787121082924、7121082926
- 页数：255
- 定价：￥29.80
- 出版社：电子工业出版社
- 出版时间：2009年04月
内容提要：
本书全面介绍如何使用Verilog HDL进行数字电路设计、仿真和验证。全书共分为Verilog HDL语法基础与基本电路单元设计、系统设计与验证和附录三个组成部分。本书以Verilog-1995和verilog-2001标準为基础,重视电路仿真与验证,紧密结合设计实践,可以帮助读者掌握规範的电路设计方法。书中大量的例题可直接用于读者的设计实践,具有良好的参考价值。
本书适合通信工程、电子工程及相关专业的高年级本科生、硕士生作为教材使用,同时也可供进行积体电路设计和可程式逻辑器件设计的工程师... [显示全部]
图书目录：
第一部分 语法基础与基本电路单元设计
第1章 引言
1.1 VerilogHDL语言的产生与发展
1.2 设计流程
1.3 VerilogHDL在电路仿真中的套用
1.3.1 使用Verilog建立电路模型
1.3.2 编写测试代码testbench
1.4 VerilogHDL在电路综合中的套用
思考与练习
第2章 Verilog代码结构
2.1 模组的结构
2.1.1 Verilog中的标识符
2.1.2 Verilog中连线埠和内部变数的定义
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编辑推荐与评论：
本书特色
◎语法贪绍清晰简洁,配套例题针对性强,包括必要的顶层电路图、设计代码、电路综合结果、验证代码和仿真结果,有助于读者全面理解
◎将状态机的设计独立成章,总结了种常用状态机设计风格,并通过典型例题进行对照分析
◎加强了对常用系统函式和任务的内容讲述,给出典型例题并辅以解释说明,使读者易于理解
◎重视数字系统的设计验证,採用专门的章节进行全面分析
◎深入讨论数字电路设计中的时钟问题。详细分析静态定时分析方法的原理,并讨论多时钟并存时的时钟域划分和同步化设计等问题... [显示全部]
