《Verilog HDL数字系统设计》通过大量完整的实例介绍基于Verilog HDL进行数字系统设计的基本原理、概念和方法。全书重点关注基于HDL的暂存器传输级(Register Transfer Level ，RTL)数字系统设计，主要内容包括数字电路基础回顾、组合逻辑电路设计、规则时序逻辑电路、有限状态机以及FSMD的设计。本书所有代码兼容 Verilog HDL IEEE1364—2001标準。

第1章 数字系统设计概述

1．1 引言

1．2 ASIC和FPGA

1．3 数字设计的层次

1．4 硬体描述语言

1．5 典型设计流程

本章小结

习题与思考题1

第2章 组合逻辑电路设计回顾

2．1 数字电路的基本概念

2．2 布尔代数和逻辑门

2．3 逻辑函式的化简

2．4 组合逻辑电路的设计方法

2．5 若干常用组合逻辑电路

本章小结

习题与思考题2

第3章 时序逻辑设计回顾

3．1 时序逻辑电路

3．2 基本存储元件

3．3 时序逻辑电路的分析

3．4 时序逻辑电路的设计

3．5 若干常用的时序逻辑电路

本章小结

习题与思考题3

第4章 Verilog硬体描述语言

4．1 引言

4．2 第1个Verilog HDL实例

4．3 基本词法规定

4．4 数据类型

4．5 程式框架

4．6 结构级描述

4．7 门级描述

4．8 Testbench

本章小结

习题与思考题4

第5章 组合逻辑电路

5．1 引言

5．2 连续赋值语句

5．3 Verilog HDL操作符

5．4 组合逻辑alwavs块

5．5 If语句

5．6 case语句

5．7 条件语句的综合

5．8 可重用设计

5．9 组合逻辑电路设计实例

5．10 高效的HDL描述

5．11 组合逻辑电路设计要点

本章小结

习题与思考题5

第6章 基本时序逻辑电路

6．1 引言

6．2 时序逻辑电路

6．3 同步时序逻辑电路

6．4 基于原语的时序电路设计

6．5 基本存储元件的Verilog HDL实现

6．6 设计实例

6．7 时序逻辑电路的Testbench

6．8 时序逻辑电路设计要点

本章小结

习题与思考题6

第7章 同步时序逻辑电路的时序分析

7．1 引言

7．2 Verilog HDL的抽象层次

7．3 同步时序电路的时序分析方法

7．4 组合逻辑的传播延迟

7．5 时序逻辑电路的传播延迟

7．6 提高电路的最高工作频率

7．7 提高电路的建立时间和保持时间

本章小结

习题与思考题7

第8章 有限状态机

8．1 引言

8．2 有限状态机

8．3 米利状态机和摩尔状态机

8．4 状态转换图和算法状态机图

8．5 有限状态机的性能和时序

8．6 状态赋值

8．7 FSM的Vetilog HDL实现

8．8 输出缓冲器

8．9 设计实例

本章小结

习题与思考题8

第9章 数据通道(FSMD)

9．1 引言

9．2 暂存器传输级设计

9．3 FSMD设计原理

9．4 FSMD设计方法和步骤

9．5 流水线设计

9．6 FSMD设计实例

本章小结

习题与思考题9

第10章 FSMD设计实践

10．1 引言

10．2 定点数的表示及饱和算术运算

10．3 混合方程

10．4 混合方程的直接实现

10．5 输入暂存器和输出暂存器

10．6 流水线设计和流水线执行单元

10．7 资源共享数据通道的设计

10．8 带有握手信号的数据通道

10．9 具有输入汇流排的数据通道

10．10 递归汁算、初始化和计算

10．11 複杂数据通道的设计方法

10．12 暂存器的Schedule

10．13 数据流图的等价变形

本章小结

习题与思考题10

第11章 SPI主机接口设计

11．1 引言

11．2 SPI汇流排标準

11．3 SPI主机功能描述

11．4 微控制器接口模组

11．5 SPI主机接口模组

本章小结

习题与思考题11

参考文献